Details

Autor:	Jörg Carls
Titel:	Highly Efficient CMOS Power Amplifiers at C- and S-Band for Low Supply Voltages
Typ:	Dissertation
Fachgebiet:	Informationstechnik
Auflage:	1
Sprache:	Englisch
Erscheinungsdatum:	August 2009
Lieferstatus:	Lieferbar
Umfang:	161 Seiten
Bindung:	Soft
Preis:	49,00 EUR
ISBN:	9783938860243
Umschlag:	(vorn)
Inhaltsverzeichnis:	(pdf)

Abstrakt in Englisch

Improving energy efficiency is most likely one of the key challenges we face for the years to come. The ever increasing energy demand, at the moment exponentially growing for information and communication technology, leads to growing emissions of greenhouse gases, that will with very high probability alter our climate.

In order to maintain the level of ubiquitous available communication services and instead even increase data transmission rates for a growing number of users, the underlying hardware has to become significantly more energy efficient to limit the high energy consumption. Besides this climate awareness rationale, in particular the wireless communication sector drives towards higher energy efficiency simply to increase the battery lifetime of mobile devices, covering more and more different communication standards for ever increasing integrated functionality.

Nowadays the dominating IC technology is CMOS. It offers excellent properties for digital circuitry as low standby currents and highest integration density, achieved by the long standing quest for shrinking structure size as predicted by Moore’s law. Cost efficiency is the main driver behind the goal to integrate digital baseband and analog RF frontend into one CMOS IC. Unfortunately, the CMOS characteristics are less adapted to the needs of analog ICs, which applies in particular for CMOS power amplifier (PA) design, the topic of this work.

Looking at the challenge a PA designer faces explains this. It is characterized by the need to simultaneously maximize the key figures of merit efficiency, output power, linearity, stability, RF gain and matching, being intrinsically interconnected. Scaled CMOS technology as the 180 nm process used in this work, offers the essential high transit frequency to achieve high RF gain, but inflicts serious drawbacks. The metal layers used to integrate passive components are scaled accordingly, which reduces the distance to the lossy silicon substrate and thereby increases the capacatively coupled RF power loss into it. Moreover, the transistor break down voltages decrease due to the aggressively scaled gate lengths, reducing the applicable supply voltages. This decreases the achievable output power, depending quadratically on the supply voltage. The saturation voltage, however, reduces only marginally, which as a consequence, lessens the available RF swing in relation to the supply voltage, and hence the efficiency.

Dedicated highly optimized architectures are necessary to overcome the hurdles that arise with the use of CMOS in order to achieve figures of merit (FOM) that can compete with circuit implementations based on SiGe HBTs. Intendend for the WLAN and Bluetooth standard in the S- and C-band, several architectures are implemented and measured, allowing to compare the FOM and draw conclusions concerning their suitability for the different applications areas. The research is carried out in the framework of the EU funded RESOLUTION project, which aims at developing a 3D local positioning system with cm accuracy. The achievements, which are published in leading international journal and conference contributions, comprise:

• A 5 GHz - 6 GHz class AB PA with η η of 28.1% and P_1dB of 19.8 dBm for a Vdd} of 1.9 V, measured at 5.5 GHz. The design process and the load pull analysis is presented.

• A 5 GHz - 7 GHz dual stage class AB PA with η of 19.0% and P_1dB of 18.5 dBm for a Vdd of 1.9 V, measured at 5.8 GHz. Included are RF system related design choices as DC and RF switch. The measurements of wafer probed die versus wire bonded and packaged solution are examined in detail.

• A 5 GHz - 6 GHz class F 3rd order harmonic resonator PA with η up to 52.0% and P_1dB of 16.2 dBm for a Vdd} of 1.5 V at 5.5 GHz. For a Vdd of 1.9 V, η above 50% and P_1dB of 18.4 dBm are measured.

• A 1 GHz - 8 GHz TWA with η of 17.7% and P_1dB of 16.1 dBm for a Vdd of 2.4 V, measured at 2.4 GHz. At 5.5 GHz, a measured η of 15.8% and a P_1dB of 16.6 dBm is achieved. The existing TWA theory is enhanced by taking the significant parasitic inductor losses into account, allowing an enhanced RF gain prediction accuracy.

• A 2 GHz - 9 GHz tapered TWA with excellent η of 33.9% and P_1dB of 16.2 dBm for a Vdd of 2.4 V, measured at 2.4 GHz. At 5.5 GHz, a η of 33.4% and a P_1dB of 18.5 dBm is measured. The detailed circuit analysis derives optimization methods for tapered TWA structures and explain the fundamental working principle.

The results obtained are among the best of current state-of-the-art CMOS power amplifiers, partially approaching the performance of SiGe HBT based circuits in terms of drain efficiency as for example with the class F PA or the tapered TWA. Although performances based on III/V technology most often outperform CMOS implementations, the circuits presented here definitely reduce this gap and lead to highly cost competitive implementations. The state-of-the-art theory of TWAs is enhanced by a more accurate RF gain model incorporating the integrated inductor losses. The extensive tapered TWA analysis by means of a dedicated small signal model enables to derive the design constraints for an optimized implementation.

Abstrakt in Deutsch

Die Steigerung der Energieeffizienz ist eine der wesentlichen Herausforderungen, die uns in den nächsten Jahren beschäftigen wird. Der stetig wachsende Energiebedarf, welcher momentan exponentiell für die Informations- und Kommunikations-Technologie zunimmt, führt zu steigenden Treibhausgas-Emissionen, die höchstwahrscheinlich unser Klima verändern werden.

Um das Niveau der allgegenwärtig verfügbaren Kommunikationsdienste beizubehalten und statt dessen sogar die Datentransferraten für eine wachsende Zahl von Nutzern zu steigern, muss die zugrundeliegende Hardware wesentlich energieeffizienter werden, damit der hohe Energieverbrauch begrenzt wird. Abgesehen von diesem Grund des Klimabewusstseins treibt insbesondere der Sektor der drahtlosen Nachrichtenkommunikation hin zu immer höheren Energieeffizienzen, um die Akkulaufzeit der moblien Endgeräte zu verlängern, welche gleichzeitig eine wachsende Anzahl verschiedener Kommunikationsstandards unterstützen sollen.

Die heute dominierende IC-Technologie ist CMOS. Sie weist exzellente Eigenschaften für Digitalschaltungen auf, wie z.B. niedrige Ruhe-Ströme und höchste Integrationsdichte, was durch die andauernde, durch das Moore’s Gesetz vorhergesagte Strukturskalierung erreicht wird. Kosteneffizienz ist der Hauptgrund, digitales Basisband und analoges RF-Frontend in einen IC integrieren zu wollen. Unglücklicherweise ist CMOS nicht gut an die Bedürfnisse analoger ICs angepasst, was insbesondere auf den CMOS Leistungsverstärker-Entwurf zutrifft, dem Inhalt dieser Arbeit.

Die Betrachtung der Herausforderung im Leistungsverstärker-Entwurf erläutert dies. Sie charakterisiert das Ziel, gleichzeitig die Kenngrössen Effizienz, Ausgangsleistung, Linerarität, Stabilität, Verstärkung und Impedanz-Anpassung zu maximieren, die intrinsisch gekoppelt sind. Skalierte CMOS-Technologie wie der hier verwendete 180 nm-Prozess, der hohe Transitfrequenzen und damit hohe Verstärkung ermöglicht, weist wesentliche Nachteile auf. Die zur Integration passiver Elemente benutzen Metallschichten skalieren ebenfalls, was den Abstand zum verlustbehafteten Substrat reduziert und damit zu kapazitiv gekoppeltem RF Leistungsverlust in das Substrat führt. Ausserdem verringert sich die Durchbruchspannung bei aggressiv skalierter Gatelänge, was zu reduzierter erlaubter Versorgungsspannung führt. Dies bedingt kleinere RF-Ausgangsleistungen, die quadratisch an die Versorgungsspannung gekoppelt sind. Die Sättigungsspannung verändert sich nur marginal, dies verringert die RF-Auslenkung in Relation zur Versorgungsspannung und damit die Effizienz.

Dezidierte, hoch optimierte Architekturen sind notwendig, um die Hindernisse, die mit der Benutzung von CMOS einhergehen, zu kompensieren und Kenngrössen zu erzielen, die mit Schaltungsimplementierungen basierend auf der SiGe-HBT-Technologie konkurrieren können. Verschiedene für WLAN- und Bluetooth-Standard beabsichtigte Schaltungen im S- und C-Band werden realisiert und gemessen. Dies erlaubt einen Vergleich der Kenngrössen und ihrer Eignung für verschiedene Anwendungsgebiete. Die Forschungen wurden im Rahmen des EU finanzierten RESOLUTION Projekts durchgeführt, welches die Entwicklung eines 3D lokalen Positionierungsystems mit cm-Genauigkeit anstrebt. Die Ergebnisse, die bei führenden internationalen Zeitschriften und Konferenzen publiziert wurden, umfassen:

• Ein 5 GHz - 6 GHz Klasse AB Leistungsverstärker mit η von 28.1 % und P_1dB von 19.8 dBm für ein Udd von 1.9 V, gemessen bei 5.5 GHz. Der damit verknüpfte Design-Prozess und die Load-Pull-Analyse werden vorgestellt.

• Ein 5 GHz - 7 GHz zweistufiger Klasse AB Verstärker mit η von 19.0 % und P_1dB von 18.5 dBm für ein Udd von 1.9 V, gemessen bei 5.8 GHz. Die Schaltung beinhaltet systembedingte Design Merkmale wie DC- und RF-Schalter. Die Wafer-Probe-Messungen werden mit denen gebondeter und gepackagter PCBs verglichen und analysiert.

• Ein 5 GHz - 6 GHz Klasse F Verstärker basierend auf einem harmonischen Resonator 3ter Ordnung mit einem η von bis zu 52.0 % und P_1dB von 16.2 dBm für ein niedriges Udd von 1.5 V bei 5.5 GHz. Bei gleicher Frequenz ergibt sich für eine Versorgungsspannung von 1.9 V ein gemessenes η grösser 50.0 % und P_1dB von 18.4 dBm.

• Ein 1 GHz - 8 GHz TWA mit einem η von 17.7 % und P_1dB von 16.1 dBm für ein Udd von 2.4 V, gemessen bei 2.4 GHz. Bei 5.5 GHz werden ein η von 15.8 % und P_1dB von 16.6 dBm erreicht. Die existierende TWA Theorie wird um den Effekt der verlustbehafteten Spulen erweitert, was zu erhöhter Vorraussagegenauigkeit der RF Verstärkung führt.

• Ein 2 GHz - 9 GHz getaperter TWA mit exzellentem η von 33.9 % und P_1dB von 16.2 dBm für ein Udd von 2.4 V, gemessen bei 2.4 GHz. Bei 5.5 GHz ergibt sich ein gemessenes η von 33.4 % und P_1dB von 18.5 dBm. Die detailierte Schaltungsanalyse ermöglicht Optimierungsmethoden für künftige tapered TWA Strukturen und erklärt die fundamentalen Wirkmechanismen.

Die erreichten Ergebnisse gehören zu den besten für CMOS Leistungsverstärker erreichten gemäss dem aktuellen Stand der Technik, teilweise an die Ergebnisse SiGe HBT basierter Schaltungen herankommend, wie z.B. der Klasse-F-Verstärker oder der getaperte TWA. Obwohl die Leistungscharakteristik III/V basierter Schaltungen meistens diejenige von CMOS übertrifft, reduzieren diese Schaltungen definitiv diese Lücke und führen zu höchst kosteneffizienten Implementierungen. Die aktuelle TWA Theorie wird erweitert und erlaubt eine bessere Vorraussage der RF-Verstärkung aufgrund des Einbezug der verlustbehaften Spulen. Die ausführliche tapered TWA Analyse anhand eines dezidierten Kleinsignalmodells ermöglicht die Ableitung der Randbedingungen für optimierte tapered TWA Implementierungen.